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newly proposed PFC topology
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NECoBus A high-end SOC bus with a portable & low-latency wrapper-based.
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Design Integration, Verification, and DFT Methodology for an MPEG 12 A.
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Active-Feedback Frequency Compensation for Low-Power Multi-Stage Ampli.
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A Voice Processing and Control Module for Cable Telephony Applications.
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A High Gain CMOS Operational Amplifier With Negative Conductance Gain .
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A Design Methodology for Integrating IP Into SOC Systems
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A Design Methodology for Low EMI-Noise Microprocessor with Accurate E.
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A 2GHz Quadrature Hybrid Implemented in CMOS Technology
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A 0.18m CMOS, High Q-enhanced Bandpass Filter with Direct Digital Tuni.
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Virtual Damping in Oscillators
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Sub-Sampling Sigma-Delta Modulator for baseband processing
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SOI Hall effect sensor operating up to 270 C
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p.24
On-Chip RF Spiral Inductors and Bandpass Filters Using Active Magnetic.
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p.40
MOSFET Modeling for Low Noise, RF Circuit Design
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Modeling the Gate-Related High-Frequency and Noise Characteristics of .
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Modeling and Optimization of Inductors with Patterned Ground Shields f.
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High Dynamic Range CMOS Image Sensor with Conditional Reset
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Frequency-Independent Equivalent Circuit Model for On-chip Inductors
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Dual Mixer Downconversion Architecture Using Complex Mixing Signals En.
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Digital Techniques for Improved Data Conversion
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Analysis and Optimization of IIP2 in CMOS Direct Down-Converters
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An Ultra Low Power Realtime MPEG2 MP@HL Motion Estimation Core with SI.
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An 80MHz 8th-order Bandpass Modulator with a 75dB SNDR for IS-95
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A Self-Calibration Technique for Mismatches in Image-Reject Receivers
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p.32
A quadrature Direct Digital downconverter
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A Multi-Bit Sigma-Delta ADC for Multi-Mode Receivers
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A Monolithic CMOS Low-IF Bluetooth Receiver
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p.14
A Low-power Highly-Integrated MPEG 12 Audio Layer 3 (MP3) Decoder for .
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A Direct Conversion Receiver for the 3G WCDMA Standard
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A 500-dpi Cellular-Logic Processing Array for Fingerprint-Image Enhanc.
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p.23
A 402-Output TFT-LCD Driver IC with Power-Controlling Function by Sele.
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p.18
Single-chip FEC codec LSI using iterative CSOC decoder for 10 Gbs long.
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High-Performance and Low-power Challenges for Sub-70nm Microprocessor .
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p.29
Burst Mode A New Acceleration Mode for 128-bit Block Ciphers
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p.13
A Vector DSP For Imaging
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A Single-Chip MPEG-2 Codec Based on Customizable Media Microprocessor
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p.16
A New Reduced Clock Swing Flip Flop NAND type Keeper Flip Flop (NDKFF).
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p.27
A Low Power Adaptive Filter Using Dynamic Reduced Two's-complement Rep.
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p.19
A 2.29 Gbs, 56 mW NonPipelined Rijndael AES Encryption IC in a 1.8V, 0.
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4 Gbps High-Density AC Coupled Interconnection
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The Embedded SCR NMOS and Low Capacitance ESD Protection Device For fo.
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Managing Soft Errors in ASICsHigh Voltage Tolerant ESD Design for Anal.
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Managing Soft Errors in ASICs
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Low Power Sequential Access Memory Design
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Architecture of Dual-Mode FPGA Embedded System Blocks
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An Interpolating Sense Circuit for Molecular Memory
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An FPGA Based Move Generator for the Game of Chess
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A Virtualized Programmable Datapath in 0.18 Micron Technology Architec.
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A Simple 1Transistor Capacitor-Less Memory Cell for High Performance E.
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